【導(dǎo)讀】鎖相環(huán)(PLL)是現(xiàn)代通信系統(tǒng)的基本構(gòu)建模塊，通常用在無線電接收機(jī)或發(fā)射機(jī)中，主要提供"本振"(LO)功能；也可用于時(shí)鐘信號分配和降噪，而且越來越多地用作高采樣速率模數(shù)或數(shù)模轉(zhuǎn)換的時(shí)鐘源。
由于每一代PLL的噪聲性能都在改善，因此電源噪聲的影響變得越來越明顯，某些情況下甚至可限制噪聲性能。我們今天討論下圖1所示的基本PLL方案，并考察每個(gè)構(gòu)建模塊的電源管理要求。
圖1.顯示各種電源管理要求的基本鎖相環(huán)
PLL中，反饋控制環(huán)路驅(qū)動電壓控制振蕩器(VCO)，使振蕩器頻率（或相位）精確跟蹤所施加基準(zhǔn)頻率的倍數(shù)。許多優(yōu)秀的參考文獻(xiàn) (例如Best的鎖相環(huán)),解釋了PLL的數(shù)學(xué)分析；ADI的ADIsimPLL™等仿真工具則對了解環(huán)路傳遞函數(shù)和計(jì)算很有幫助。下面讓我們依次考察一下PLL構(gòu)建模塊。
VCO和VCO推壓
電壓控制振蕩器將來自鑒相器的誤差電壓轉(zhuǎn)換成輸出頻率。器件"增益"定義為KVCO，通常以MHz/V表示。電壓控制可變電容二極管(變?nèi)荻O管)常用于調(diào)節(jié)VCO內(nèi)的頻率。VCO的增益通常足以提供充分的頻率覆蓋范圍，但仍不足以降低相位噪聲，因?yàn)槿魏巫內(nèi)荻O管噪聲都會被放大KVCO倍，進(jìn)而增加輸出相位噪聲。
多頻段集成VCO的出現(xiàn)，例如用于頻率合成器ADF4350的集成VCO，可避免在KVCO與頻率覆蓋范圍間進(jìn)行取舍，使PLL設(shè)計(jì)人員可以使用包含數(shù)個(gè)中等增益VCO的IC以及智能頻段切換程序，根據(jù)已編程的輸出頻率選擇適當(dāng)?shù)念l段。這種頻段分割提供了寬廣的總體范圍和較低噪聲。
除了需要從輸入電壓變化轉(zhuǎn)換至輸出頻率變化(KVCO),外，電源波動也會給輸出頻率變化帶來干擾成分。VCO對電源波動的靈敏度定義為VCO 推壓 (Kpushing),通常是所需KVCO的一小部分。例如，Kpushing 通常是KVCO的5%至20%。因此，對于高增益VCO，推壓效應(yīng)增大，VCO電源的噪聲貢獻(xiàn)就更加舉足輕重。
VCO推壓的測量方法如下：向VTUNE引腳施加直流調(diào)諧電壓，改變電源電壓并測量頻率變化。推壓系數(shù)是頻率變化與電壓變化之比，如表1所示，使用的是ADF4350 PLL。
表1. ADF4350 VCO推壓測量
另一種方法：將低頻方波直流耦合至電源內(nèi)，同時(shí)觀察VCO頻譜任一側(cè)上的頻移鍵控 (FSK)調(diào)制峰值（圖2）。峰值間頻率偏差除以方波幅度，便得出VCO推壓系數(shù)。該測量方法比靜態(tài)直流測試更精確，因?yàn)橄伺c直流輸入電壓變化相關(guān)的任何熱效應(yīng)。
圖2.ADF4350 VCO通過10kHz、0.6vp-p方波響應(yīng)電源調(diào)制的頻譜分析儀曲線圖
圖2顯示ADF4350 VCO輸出在3.3 GHz、對標(biāo)稱3.3 V電源施加10 kHz、0.6 Vp-p方波時(shí)的頻譜分析儀曲線圖。對于1.62 MHz/0.6 V或2.7 MHz/V的推壓系數(shù)，最終偏差為3326.51 MHz – 3324.89 MHz = 1.62 MHz。該結(jié)果可與表1中的靜態(tài)測量 2.3 MHz/V比較。
在PLL系統(tǒng)中，較高的VCO推壓意味著VCO電源噪聲的增加倍數(shù)更大。為盡可能降低對VCO相位噪聲的影響，需要低噪聲電源。
不同低壓差調(diào)節(jié)器(LDO)如何影響PLL相位噪聲？
舉個(gè)例子，ADP3334調(diào)節(jié)器的集成均方根噪聲為27 μV（40多年來，從10 Hz至100 kHz）。該結(jié)果可與ADF4350評估板上使用的LDO ADP150的9 μV比較。圖3中可以看出已測量PLL相位噪聲頻譜密度的差異。測量使用4.4 GHz VCO頻率進(jìn)行，其中VCO推壓為最大值（表1），因此屬于最差情況結(jié)果。ADP150調(diào)節(jié)器噪聲足夠低，因此對 VCO噪聲的貢獻(xiàn)可以忽略不計(jì)，使用兩節(jié)（假定"無噪聲"）AA電池重復(fù)測量可確認(rèn)這一點(diǎn)。
圖3.使用ADP3334和ADP150LDO對（AA電池）供電時(shí)ADF4350在4.4GHz下的相位噪聲比較
圖3強(qiáng)調(diào)了低噪聲電源對于ADF4350的重要性，但對電源或 LDO的噪聲該如何要求呢？
與VCO噪聲類似，LDO的相位噪聲貢獻(xiàn)可以看成加性成分ΦLDO(t), 如圖4所示。
圖4.小信號加性vco電源噪聲模型
再次使用VCO超額相位表達(dá)式得到：
或者在頻域中為：
其中vLDO(f)是LDO的電壓噪聲頻譜密度。
1 Hz帶寬內(nèi)的單邊帶電源頻譜密度SΦ(f)由下式得出：
以dB表示時(shí)，用于計(jì)算電源噪聲引起的相位噪聲貢獻(xiàn)的公式如下：
其中L(LDO) 是失調(diào)為f時(shí)，調(diào)節(jié)器對VCO相位噪聲(以dBc/Hz表示)的噪聲貢獻(xiàn)；f; Kpushing是VCO推壓系數(shù)，以Hz/V表示；vLDO(f)是給定頻率偏移下的噪聲頻譜密度，以V/√Hz表示.
在自由模式VCO中，總噪聲為LLDO值加VCO噪聲。以dB表示則為：
例如，試考慮推壓系數(shù)為10 MHz/V、在100 kHz偏移下測得相位噪聲為–116 dBc/Hz的VCO：要在100 kHz下不降低VCO噪聲性能，所需的電源噪聲頻譜密度是多少？電源噪聲和VCO噪聲作為方和根添加，因此電源噪聲應(yīng)比VCO噪聲至少低6 dB，以便將噪聲貢獻(xiàn)降至最低。所以LLDO應(yīng)小于–122 dBc/Hz。使用公式1，
求解vLDO(f),
在100 kHz偏移下，vLDO(f)= 11.2 nV/√
給定偏移下的LDO噪聲頻譜密度通?？赏ㄟ^LDO數(shù)據(jù)手冊的典型性能曲線讀取。
當(dāng)VCO連接在負(fù)反饋PLL內(nèi)時(shí)，LDO噪聲以類似于VCO噪聲的方式通過PLL環(huán)路濾波器進(jìn)行高通濾波。因此，上述公式僅適用于大于PLL環(huán)路帶寬的頻率偏移。在PLL環(huán)路帶寬內(nèi)，PLL可成功跟蹤并濾 LDO噪聲，從而降低其噪聲貢獻(xiàn)。
LDO濾波
要改善LDO噪聲，通常有兩種選擇：使用具有更少噪聲的LDO，或者對LDO輸出進(jìn)行后置濾波。當(dāng)無濾波器的噪聲要求超過經(jīng)濟(jì)型LDO的能力時(shí)，濾波選項(xiàng)可能是不錯(cuò)的選擇。簡單的LC π 濾波器通常足以將帶外LDO噪聲降低20 dB（圖5）。
圖5.用于衰減LDO噪聲的LCπ濾波器
選擇器件時(shí)需要非常小心。典型電感為微亨利范圍內(nèi)（使用鐵氧體磁芯），因此需要考慮電感數(shù)據(jù)手冊中指定的飽和電流 (ISAT),作為電感下降10%時(shí)的直流電平。VCO消耗的電流應(yīng)小于ISAT. 有效串聯(lián)電阻(ESR)也是一個(gè)問題，因?yàn)樗鼤斐蔀V波器兩端的IR壓降。對于消耗300 mA直流電流的微波VCO，需要ESR小于0.33 ?的電感，以產(chǎn)生小于100 mV的IR壓降。較低的非零ESR還可抑制濾波器響應(yīng)并改善LDO穩(wěn)定性。為此，選擇具有極低寄生ESR的電容并添加專用串聯(lián)電阻可能較為實(shí)際。上述方案可使用可下載的器件評估器如NI Multisim™在SPICE 中輕松實(shí)現(xiàn)仿真。
電荷泵和濾波器
電荷泵將鑒相器誤差電壓轉(zhuǎn)換為電流脈沖，并通過PLL環(huán)路濾波器進(jìn)行積分和平滑處理。電荷泵通?？稍谧疃嗟陀谄潆娫措妷?VP)0.5 V的電壓下工作。例如，如果最大電荷泵電源為5.5 V，那么電荷泵只能在最高5 V輸出電壓下工作。如果VCO需要更高的調(diào)諧電壓，則通常需要有源濾波器。有關(guān)實(shí)際PLL的有用信息和參考設(shè)計(jì)，請參見電路筆記CN-0174,5處理高壓的方式請參見"利用高壓VCO設(shè)計(jì)高性能鎖相環(huán),"該文章發(fā)表于模擬對話第43卷第4期(2009)。有源濾波器的替代方案是使用PLL和針對更高電壓設(shè)計(jì)的電荷泵，例如ADF4150HV.ADF4150HV可使用高達(dá)30 V的電荷泵電壓工作，從而在許多情況中省去了有源濾波器。
電荷泵的低功耗使其看似頗具吸引力，可使用升壓轉(zhuǎn)換器從較低的電源電壓產(chǎn)生高電荷泵電壓，然而與此類DC-DC轉(zhuǎn)換器相關(guān)的開關(guān)頻率紋波可能在VCO的輸出端產(chǎn)生干擾雜散音。高PLL雜散可能造成發(fā)射機(jī)發(fā)射屏蔽測試失敗，或者降低接收機(jī)系統(tǒng)內(nèi)的靈敏度和帶外阻塞性能。為幫助指導(dǎo)轉(zhuǎn)換器紋波的規(guī)格，使用圖6的測量設(shè)置針對各種PLL環(huán)路帶寬獲得全面電源抑制曲線圖與頻率的關(guān)系。
圖6.測量電荷泵電源抑制的設(shè)置
17.4 mV (–22 dBm)的紋波信號經(jīng)交流耦合至電源電壓，并在頻率范圍內(nèi)進(jìn)行掃描。在每一頻率下測量雜散水平，并根據(jù)–22dBm輸入與雜散輸出電平間的差異（以dB表示）計(jì)算PSR。留在適當(dāng)位置的0.1 μF和1 nF電荷泵電源去耦電容為耦合信號提供一定衰減，因此發(fā)生器處的信號電平增加，直至在各頻率點(diǎn)下引腳上直接測得17.4 mV。結(jié)果如圖7所示。
圖7.ADF4150HF電荷泵電源抑制曲線圖
在PLL環(huán)路帶寬內(nèi)，隨著頻率增加，電源抑制最初變差。隨著頻率接近PLL環(huán)路帶寬，紋波頻率以類似于基準(zhǔn)噪聲的方式衰減，PSR改善。該曲線圖顯示，需要具有較高開關(guān)頻率（理想情況下大于1 MHz）的升壓轉(zhuǎn)換器，以便盡可能降低開關(guān)雜散。另外，PLL環(huán)路帶寬應(yīng)盡可能降至最低。
1.3 MHz時(shí),ADP1613就是一款合適的升壓轉(zhuǎn)換器。如果將PLL環(huán)路帶寬設(shè)置為10 kHz，PSR可能達(dá)到大約90 dB；環(huán)路帶寬為80 kHz時(shí)，PSR為50 dB。首先解決PLL雜散水平要求后，可以回頭決定升壓轉(zhuǎn)換器輸出所需的紋波電平。例如，如果PLL需要小于–80 dBm的雜散，且PSR為50 dB，則電荷泵電源輸入端的紋波功率需小–30 dBm，即20 mVp-p。如果在電荷泵電源引腳附近放置足夠的去耦電容，上述水平的紋波電壓可使用紋波濾波器輕松實(shí)現(xiàn)。例如，100 nF去耦電容在1.3MHz時(shí)可提供20 dB以上的紋波衰減。應(yīng)小心使用具有適當(dāng)電壓額定值的電容；例如，如果升壓轉(zhuǎn)換器產(chǎn)生18 V電源，應(yīng)使用具有20V或更高額定值的電容。
使用基于Excel的設(shè)計(jì)工具ADP161x.可以簡化升壓轉(zhuǎn)換器和紋波濾波器的設(shè)計(jì)。圖8顯示用于5 V輸入至20 V輸出設(shè)計(jì)的用戶輸入。為將轉(zhuǎn)換器級輸出端的電壓紋波降至最低，該設(shè)計(jì)選擇噪聲濾波器選項(xiàng)，并將VOUT 紋波場設(shè)定為最小值。高壓電荷泵的功耗為2 mA（最大值），因此 IOUT為10 mA以提供裕量。該設(shè)計(jì)使用20 kHz的PLL環(huán)路帶寬，通過ADF4150HV評估板,進(jìn)行測試。根據(jù)圖7，可能獲得約70dB的PSR。由于PSR極佳，此設(shè)置未在VCO輸出端呈現(xiàn)明顯的開關(guān)雜散(< –110 dBm)，即使是在省去噪聲濾波器時(shí)。
圖8.ADP1613升壓轉(zhuǎn)換器EXCEL設(shè)計(jì)工具
作為最終實(shí)驗(yàn)，將高壓電荷泵的PSR與有源濾波器（目前用于產(chǎn)生高VCO調(diào)諧電壓的最常見拓?fù)浣Y(jié)構(gòu)）進(jìn)行比較。為執(zhí)行測量，使用無源環(huán)路濾波器將幅度為1 Vp-p的交流信號注入ADF4150HV的電荷泵電源(VP)與圖6的測量設(shè)置相同。后以有源濾波器代替相等帶寬的無源濾波器，重復(fù)相同的測量。所用的有源濾波器為CPA_PPFFBP1型，如ADIsimPLL所述（圖9）。
圖9.ADlsimPLL中CPA_PPFFBP1濾波器設(shè)計(jì)的屏幕視圖。
為提供公平的比較，電荷泵和運(yùn)算放大器電源引腳上的去耦相同，即10 μF、10 nF和10 pF電容并聯(lián)。
測量結(jié)果顯示于圖10中：與有源濾波器相比，高壓電荷泵的開關(guān)雜散水平降低了40 dB至45 dB。利用高壓電荷泵改善的雜散水平部分可解釋為通過有源濾波器看到的環(huán)路濾波器衰減更小，其中注入的紋波在第一極點(diǎn)之后，而在無源濾波器中注入的紋波位于輸入端。
圖10.有源環(huán)路濾波器與高壓無源濾波器的電源紋波電平
最后一點(diǎn)：圖1所示的第三電源電軌（分壓器電源，最后一點(diǎn)：圖1所示的第三電源電軌（分壓器電源，AVDD/DVDD—與VCO 和電荷泵電源相比具有較寬松的電源要求，因?yàn)镻LL(AVDD)的RF部分通常是具有穩(wěn)定帶隙參考偏置電壓的雙極性ECL邏輯級，所以相對不受電源影響。另外，數(shù)字CMOS模塊本質(zhì)上對電源噪聲具有更強(qiáng)的抵抗力。因此，建議選擇(DVDD)能夠滿足此電軌電壓和電流要求的中等性能LDO，并在所有電源引腳附近充分去耦；通常100 nF和10 pF并聯(lián)就夠了。
結(jié)束語
以上已討論主要PLL模塊的電源管理要求，并針對VCO和電荷泵電源推算出規(guī)格。ADI為電源管理和PLL IC提供多種設(shè)計(jì)支持工具，包括參考電路和解決方案,還有各種仿真工具，如ADIsimPLL和ADIsimPower。在了解了電源噪聲和紋波對PLL性能的影響后，您可以回頭推算電源管理模塊的規(guī)格，進(jìn)而實(shí)現(xiàn)性能最佳的PLL設(shè)計(jì)。
(來源：亞德諾半導(dǎo)體)
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