中心議題：
- SPI總線簡介及主要特點
- SPI總線工作方式
- SPI總線常見錯誤
- SPI總線控制器設計
1.SPI總線簡介
SPI（serial peripheral interface，串行外圍設備接口）總線技術是Motorola公司推出的一種同步串行接口。它用于CPU與各種外圍器件進行全雙工、同步串行通訊。它只需四條線就可以完成MCU與各種外圍器件的通訊，這四條線是：串行時鐘線（CSK）、主機輸入/從機輸出數(shù)據(jù)線（MISO）、主機輸出/從機輸入數(shù)據(jù)線（MOSI）、低電平有效從機選擇線CS。當SPI工作時，在移位寄存器中的數(shù)據(jù)逐位從輸出引腳（MOSI）輸出（高位在前），同時從輸入引腳（MISO）接收的數(shù)據(jù)逐位移到移位寄存器（高位在前）。發(fā)送一個字節(jié)后，從另一個外圍器件接收的字節(jié)數(shù)據(jù)進入移位寄存器中。即完成一個字節(jié)數(shù)據(jù)傳輸?shù)膶嵸|是兩個器件寄存器內(nèi)容的交換。主SPI的時鐘信號（SCK）使傳輸同步。其典型系統(tǒng)框圖如下圖所示。
圖1 典型系統(tǒng)框圖
- 全雙工；
- 提供頻率可編程時鐘；
- 發(fā)送結束中斷標志；
- 寫沖突保護；
- 總線競爭保護等。
3.SPI總線工作方式
SPI總線有四種工作方式，其中使用的最為廣泛的是SPI0和SPI3方式（實線表示）：
圖2 SPI0和SPI3方式（實線表示）
四種工作方式時序分別為：
圖3 四種工作方式時序
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時序詳解：
CPOL：時鐘極性選擇，為0時SPI總線空閑為低電平，為1時SPI總線空閑為高電平
CPHA：時鐘相位選擇，為0時在SCK第一個跳變沿采樣，為1時在SCK第二個跳變沿采樣
工作方式1：
當CPHA=0、CPOL=0時SPI總線工作在方式1。MISO引腳上的數(shù)據(jù)在第一個SPSCK沿跳變之前已經(jīng)上線了，而為了保證正確傳輸，MOSI引腳的MSB位必須與SPSCK的第一個邊沿同步，在SPI傳輸過程中，首先將數(shù)據(jù)上線，然后在同步時鐘信號的上升沿時，SPI的接收方捕捉位信號，在時鐘信號的一個周期結束時（下降沿），下一位數(shù)據(jù)信號上線，再重復上述過程，直到一個字節(jié)的8位信號傳輸結束。
工作方式2：
當CPHA=0、CPOL=1時SPI總線工作在方式2。與前者唯一不同之處只是在同步時鐘信號的下降沿時捕捉位信號，上升沿時下一位數(shù)據(jù)上線。
工作方式3：
當CPHA=1、CPOL=0時SPI總線工作在方式3。MISO引腳和MOSI引腳上的數(shù)據(jù)的MSB位必須與SPSCK的第一個邊沿同步，在SPI傳輸過程中，在同步時鐘信號周期開始時（上升沿）數(shù)據(jù)上線，然后在同步時鐘信號的下降沿時，SPI的接收方捕捉位信號，在時鐘信號的一個周期結束時（上升沿），下一位數(shù)據(jù)信號上線，再重復上述過程，直到一個字節(jié)的8位信號傳輸結束。
工作方式4：
當CPHA=1、CPOL=1時SPI總線工作在方式4。與前者唯一不同之處只是在同步時鐘信號的上升沿時捕捉位信號，下降沿時下一位數(shù)據(jù)上線。
4.SPI總線常見錯誤
4.1 SPR設定錯誤
在從器件時鐘頻率小于主器件時鐘頻率時，如果SCK的速率設得太快，將導致接收到的數(shù)據(jù)不正確（SPI接口本身難以判斷收到的數(shù)據(jù)是否正確，要在軟件中處理）。
整個系統(tǒng)的速度受三個因素影響：主器件時鐘CLK主、從器件時鐘CLK從和同步串行時鐘SCK，其中SCK是對CLK主的分頻，CLK從和CLK主是異步的。要使SCK無差錯無遺漏地被從器件所檢測到，從器件的時鐘CLK從必須要足夠快。下面以SCK設置為CLK主的4分頻的波形為例，分析同步串行時鐘、主時鐘和從時鐘之間的關系。
圖4主從時鐘和SCK的關系
如圖4所示，當T從 圖5中，當T從≥TSCK/2＝2T主時，在clk_s的兩個上升沿都檢測不到SCK的低電平，這樣從器件就會漏掉一個SCK。在某些相位條件下，即使CLK從僥幸能檢測到SCK的低電平，也不能保證可以繼續(xù)檢測到下一個SCK。只要遺漏了一個SCK，就相當于串行數(shù)據(jù)漏掉了一個位，后面繼續(xù)接收/發(fā)送的數(shù)據(jù)就都是錯誤的了。
圖5主從時鐘和SCK的關系
根據(jù)以上的分析，SPR和主從時鐘比的關系如表1所列。
表1 SPR的設置和主從時鐘周期比值之間的關系
在發(fā)送數(shù)據(jù)之前按照表1對SPR進行設置，SPR設定錯誤可以完全避免。
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4.2 模式錯誤（MODF）
模式錯誤表示的是主從模式選擇的設置和引腳SS的連接不一致。
器件工作在主模式的時候（MSTR=1），它的片選信號SS引腳必須接高電平。在發(fā)送數(shù)據(jù)的過程中，如果它的SS從高電平跳至低電平，在SS的下降沿，SPI模塊將檢測到模式錯誤，對MODF位置1，強制器件從主模式轉入從模式（即令MSTR＝0），清空內(nèi)部計數(shù)器counter，并結束正在進行的數(shù)據(jù)傳輸，如圖6（a）所示。
對從模式（MSTR=0），在沒有數(shù)據(jù)傳送的時候，SS高電平表示從器件未被選中，從器件不工作，MISO輸出高阻；在數(shù)據(jù)傳輸過程中，片選信號SS必須接低電平，且SS不允許跳變。如果SS從低電平跳到高電平，在SS的上跳沿，SPI模塊也將檢測到模式錯誤，清空內(nèi)部計數(shù)器counter，并結束正在進行的數(shù)據(jù)傳輸。直到SS恢復為低電平，重新使SPEN＝1時，才重新開始工作，如圖6（b）所示。
4.3 溢出錯誤（OVR）
溢出錯誤表示連續(xù)傳輸多個數(shù)據(jù)時，后一個數(shù)據(jù)覆蓋了前一個數(shù)據(jù)而產(chǎn)生的錯誤。
狀態(tài)標志SPIF表示的是數(shù)據(jù)傳輸正在進行中，它對數(shù)據(jù)的傳輸有較大的影響。主器件的SPIF有效由數(shù)據(jù)寄存器的空標志SPTE＝0產(chǎn)生，而從器件的SPIF有效則只能由收到的第一個SCK的跳變產(chǎn)生，且又由于從器件的SPIF和主器件發(fā)出的SCK是異步的，因此從器件的傳輸標志SPIF從相對于主器件的傳輸標志SPIF主有一定的滯后。如圖7所示，在主器件連續(xù)發(fā)送兩個數(shù)據(jù)的時候將有可能導致從器件的傳輸標志和主器件下一個數(shù)據(jù)的傳輸標志相重疊（圖7中虛線和陰影部分），第一個收到的數(shù)據(jù)必然被覆蓋，第二個數(shù)據(jù)的收/發(fā)也必然出錯，產(chǎn)生溢出錯誤。
圖7溢出錯誤
通過對從器件的波形分析發(fā)現(xiàn)，counter＝8后的第一個時鐘周期，數(shù)據(jù)最后一位的傳輸已經(jīng)完成。在數(shù)據(jù)已經(jīng)收/發(fā)完畢的情況下，counter＝8狀態(tài)的長短對數(shù)據(jù)的正確性沒有影響，因此可以縮短counter＝8的狀態(tài)，以避免前一個SPIF和后一個SPIF相重疊。這樣，從硬件上避免了這一階段的溢出錯誤。
但是，如果從器件工作速度不夠快或者軟件正在處理其他事情，在SPI接口接收到的數(shù)據(jù)尚未被讀取的情況下，又接收到一個新的數(shù)據(jù)，溢出錯誤還是會發(fā)生的。此時，SPI接口保護前一個數(shù)據(jù)不被覆蓋，舍棄新收到的數(shù)據(jù)，置溢出標志OVR＝1；另外發(fā)出中斷信號（如果該中斷允許），通知從器件及時讀取數(shù)據(jù)。
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4.4 偏移錯誤（OFST）
SPI接口一般要求從器件先工作，然后主器件才開始發(fā)送數(shù)據(jù)。有時在主器件往外發(fā)送數(shù)據(jù)的過程中，從器件才開始工作，或者SCK受到外界干擾，從器件未能準確地接收到8個SCK。如圖8所示，從器件接收到的8個SCK其實是屬于主器件發(fā)送相鄰的兩個數(shù)據(jù)的SCK主。這時，主器件的SPIF和從器件的SPIF會發(fā)生重疊，數(shù)據(jù)發(fā)生了錯位，從器件如果不對此進行糾正的話，數(shù)據(jù)的接收/發(fā)送便一直地錯下去。
圖8偏移錯誤
在一個數(shù)據(jù)的傳輸過程中，SPR是不允許改變的，即SCK是均勻的，而從圖5可以看出，從器件接收到的8個SCK并不均勻，它們是分別屬于兩個數(shù)據(jù)的，因此可以計算SCK的占空時間來判斷是否發(fā)生了偏移錯誤。經(jīng)分析，正常時候SCK＝1時的時鐘周期數(shù)n的取值滿足如下關系：
但由于主從時鐘之間是異步的，并且經(jīng)過了取整，所以正常時候SCK＝1時的時鐘周期計數(shù)值COUNT應滿足：
比如在圖5中，COUNT的最大值COUNT（max）＝2或者1，都可認為是正常的。但當出現(xiàn)COUNT（max）＝8時，可以判定出現(xiàn)了偏移錯誤。在實際設計中，先記錄下第一個COUNT（max）的值，如果后面又出現(xiàn)與記錄值相差1以上的COUNT（max）出現(xiàn)，可知有偏移錯誤OFST發(fā)生。SPI接口在“不均勻”的地方令SPIF＝1，然后準備等待下一個數(shù)據(jù)的第一個SCK。其中COUNT的位數(shù)固定為8位，為了避免溢出時重新從00H開始計數(shù)，當計數(shù)達到ffH時停止計數(shù)。
4.5 其他錯誤
設定不當，或者受到外界干擾，數(shù)據(jù)傳輸難免會發(fā)生錯誤，或者有時軟件對錯誤的種類判斷不清，必須要有一種方法強制SPI接口從錯誤狀態(tài)中恢復過來。在SPI不工作，即SPEN＝0的時候，清除SPI模塊內(nèi)部幾乎所有的狀態(tài)（專用寄存器除外）。如果軟件在接收數(shù)據(jù)的時候，能夠發(fā)現(xiàn)數(shù)據(jù)有錯誤，無論是什么錯誤，都可以強制停止SPI的工作，重新進行數(shù)據(jù)傳輸。例如，在偏移錯誤（OFST）中，如果SPR2、SPR1和SPR0的設置適當，也可以使SCK顯得比較“均勻”。SPI接口硬件本身不可能檢測到有錯誤，若用戶軟件能夠發(fā)現(xiàn)錯誤，這時就可以強制停止SPI的傳輸工作，這樣就可以避免錯誤一直持續(xù)下去。
在應用中，如果對數(shù)據(jù)的正確性要求較高，除了要在軟件上滿足SPI接口的時序要求外，還需要在軟件上作適當?shù)奶幚怼?br />
5.設計SPI總線控制器
目前的項目中使用了SPI總線接口的FLASH存儲器存儲圖像數(shù)據(jù)。FLASH的SPI總線頻率高達66M，但MCU的頻率較低，晶振頻率7.3728M，SPI最大頻率為主頻1/2。對于320*240*16的圖像讀取時間為333ms，而且還忽略了等待SPI傳輸完成、寫顯存、地址坐標設定等時間。實際測試約為1s。成為GUI設計的極大瓶頸。由于TFT驅動是自己FPGA設計的，資源尚有余量，決定把SPI控制器（主）及寫圖像部分邏輯放入FPGA中用硬件完成。
首先接觸到的是SPI的SCK時鐘頻率問題。FPGA的頻率是48M，未使用PLL。能否以此頻率作為SCK頻率呢？要知道所有的MCU提供的SPI頻率最大為主頻的1/2！為什么呢？查過一些資料后發(fā)現(xiàn)，SPI從機接收數(shù)據(jù)并不是以SCK為時鐘的，而是以主頻為時鐘對SCK和MISO進行采樣，由采樣原理得知SCK不能大于1/2主頻，也就有了MCU提供最大master頻率是1/2主頻，最大slaver頻率是1/4主頻。FPGA在只作為主機時能否實現(xiàn)同主頻一樣頻率的SCK呢？？答案貌似是肯定的！但我還是有點擔心，用組合邏輯控制SCK會不會出現(xiàn)較大毛刺影響系統(tǒng)穩(wěn)定性呢？
